OLED屏体电路原理

发布网友 发布时间：2024-10-24 06:02

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热心网友 时间：2024-11-01 00:27

像素排列方式：V-style4：如图1所示，从正面可以根据阳极图形的形貌看出G像素，参考G位置可以得到G上面为R（头朝上），下面为B（头朝下），阳极图形按列奇数为R\G\B，偶数为B\R\G排列；如图2所示，子像素驱动电路排列顺序，奇数行从左到右按照RGB排列，偶数行按照BRG排列；并且可以看到本款产品的G像素为单一像素列驱动。

屏体布局说明：像素数量为720x1280，屏体上包含了1280行Gate线，在panel左侧有标记（标号从IC侧开始，右侧无标号），Data线有2160列，在panel的IC对侧有标记，标号从左侧开始。Gate线包括VREF、Scan1&Scan3、Scan2、EM共五条线；Data线输入端无demux电路；D-SW，D-R，D-G，D-B线（CT点屏用）；像素驱动电路为7T1C电路。

Scan电路采用Scan1&Scan3和Scan2各自工作的布局。Scan2信号采用双端驱动，Scan1&Scan3信号采用单端驱动（屏体左侧），Scan电路采用级联方式，本级的输出信号（Scan）作为下一级的输入信号（SIN）。EM信号采用单端单行驱动方式。EM电路也采用了级联方式，本级电路产生一个SR信号作为下一级的输入信号（EIN）。Gate信号线的第一级和最后一级从panel外边缘引出去（S1-1-L， S2-1-L ， S1-1280-L， S2-1280-L ，S2-1-R， EM-1-R , EM-1280-R ），用于测试信号。Data线的输入端有ESD电路，而且每一级子像素的data线输入端均有ESD电路。GIP电路的第一级有ESD电路，CT FPC pad端有ESD电路。子像素采用IGNIS排列方式。因为同色子像素的驱动电路始终在同一列，所以data信号线为的D-R、D-G、D-B。

TFT基本原理：真实充放电过程（以黒态电压来说明）：VDD=4.6V、VSS=-3V、VREF=-4V；黒态Vdata=6.2V。1.初态（T1阶段末）: M3的电流为 I=W/2L×μCox×(Vdata-VREF+Vth)2 ，此时由于VREF与Vdata压差为10V，电流高达uA量级。2.放电过程（T2阶段）: M3的电流为 I=W/2L×μCox×(Vdata-Vg+Vth)2 ，随着放电过程，（Vdata-Vg+Vth）不断降低，而I 与此呈平方关系，因此I 的衰减速度远远大于电压；R=(Vdata-Vg)/I=(Vdata-Vg)/(W/2L×μCox×(Vdata-Vg+Vth)2) ，因此该过程为可变电阻放电过程，随放电时间，电流急剧减少；实际仿真和测试结果显示，实际放电时间远大于6us才能充分。3.放电末态（T2阶段结束时）: 由于放电不充分，此时栅压为Vg=Vdata+Vth-Verror，此时补偿后的M3最终电流为 I=W/2L×μCox×(VDD-Vdata+Verror)2。可见虽然补偿了Vth，但存在误差电压Verror（数值约1~1.5V），因此Vth的均一性问题转变为充放电的均一性问题。

Vth理想的补偿：理想的补偿结果是消除Vth，M3的电流为 I=W/2L×μCox×(VDD-Vdata)2。补偿后的公式中，仍然存在μ，Cox等均一性问题；实际TEG测试数据显示，μ误差最高可达10%，Cox均一性与GI厚度均一性一致；实际补偿分析：实际补偿后M3的近似电流为 I=W/2L×μCox×(VDD-Vdata+Verror)2。由于Verror为放电不足产生，因此Verror与放电电流有关，放电电流越大，Verror越小；即μCox越大，Verror越小。若将电流公式分成两部分，I=A×B，其中：A=W/2L×μCox，B=(VDD-Vdata+Verror)2。从上述分析可以看到，当A减少时，B将增大；因此需要适当控制A减少的比例k，使B增加的比例h满足（1-k）（1+h）趋于100%即可使电流获得最佳补偿。